IBM ha desarrollado un proceso de producción que, según anuncia, allanará el camino para la futura disponibilidad comercial de chips de 5 nm. Los chips más avanzados y comercialmente disponibles son los de 14 nm de AMD y de 10 nm de Qualcomm.
Al reducir el tamaño de los componentes en un circuito electrónico es posible colocar más transistores en el mismo espacio físico. En un comunicado, IBM escribe que este nuevo hito hará posible colocar hasta 30 mil millones de transistores en una superficie equivalente al tamaño de una uña. Hace dos años, la empresa presentó su primer proceso de 7 nm. que permitía colocar hasta 20 mil millones de transistores en tal espacio.
El anuncio fue hecho en la conferencia 2017 Symposia on VLSI Technology and Circuits, realizada esta semana en Tokio, Japón.
Habilitará el procesamiento cognitivo de datos e IoT
Según IBM, la tecnología implica un incremento de 40% en el desempeño, sin incrementar el consumo eléctrico. O dicho de otra forma, 75% de reducción en el consumo eléctrico, conservando el mismo rendimiento. Este formidable incremento hará posible acelerar el procesamiento cognitivo de datos o aprendizaje automático, la inteligencia artificial e Internet de las Cosas.
“Para que las empresas y la sociedad puedan hacer frente a las exigencias que planteará en los próximos años el procesamiento cognitivo de datos será esencial avanzar en la tecnología de semiconductores”, comenta la empresa.
Cabe señalar que pasarán varios años antes que los primeros procesadores de 5 nm. estén comercialmente disponibles. Habiendo transcurrido dos años desde la presentación de la tecnología de 7 nm, la industria en general se encuentra en la etapa de los 14 nm, aparte de un producto de 10 nm; el chip Snapdragon 835 de Qualcomm. Los pronósticos de IBM son iniciar la producción de 7 nm. en 2018.
Video: “La tecnología de 5 nanómetros y cómo le beneficiará a usted”
Fotografía principal: IBM scientists at the SUNY Polytechnic Institute Colleges of Nanoscale Science and Engineering’s NanoTech Complex in Albany, NY prepare test wafers with 5nm silicon nanosheet transistors, loaded into the front opening unified pod, or FOUPs, to test an industry-first process of building 5nm transistors using silicon nanosheets. (Credit: Connie Zhou)
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