IBM afirma que su arquitectura Nanostack permitiría integrar cerca de 100.000 millones de transistores en un chip del tamaño de una uña, aunque la tecnología aún está en fase de investigación hacia fabricación.
IBM presentó una nueva arquitectura de transistores subnanométrica, denominada Nanostack, con la que busca extender el escalado de semiconductores hacia el nodo de 0,7 nanómetros, equivalente a siete angstroms. Según la empresa, este avance crea una base para la próxima década de diseño de chips, al dar un paso hacia arquitecturas a escala atómica.
La tecnología está pensada para aumentar la densidad mediante apilamiento vertical de transistores, en lugar de depender únicamente de la reducción de dimensiones sobre la superficie de la oblea. IBM afirma que Nanostack podría integrar casi 100.000 millones de transistores en un chip del tamaño aproximado de una uña, casi el doble de la densidad asociada a la tecnología de 2 nm que la compañía presentó en 2021.
La empresa proyecta que esta arquitectura podría ofrecer hasta un 50% más de rendimiento y un 70% más de eficiencia energética frente a sus chips de nodo de 2 nm. También menciona una mejora del 40% en el escalado de memoria SRAM, un punto relevante para sistemas de inteligencia artificial que requieren memoria de alta eficiencia y gran ancho de banda cerca de las unidades de cómputo.
Jay Gambetta, director de IBM Research e IBM Fellow, sostuvo que el avance apunta a un futuro en el que la computación pueda aumentar su potencia sin un incremento proporcional del consumo energético.
Nanostack se basa en la tecnología nanosheet, una arquitectura de transistor que IBM ayudó a desarrollar y que se ha convertido en una de las bases de los chips de vanguardia. Nanosheet surgió como respuesta a los límites de los transistores FinFET, la arquitectura tridimensional usada en microchips modernos. Su objetivo fue mejorar el control del canal del transistor, reducir fugas de energía y permitir el escalado hacia las generaciones de 3 nm y 2 nm.
El nuevo enfoque de IBM propone ir más allá de nanosheet mediante apilamiento vertical. Huiming Bu, vicepresidente de investigación y desarrollo de tecnología de silicio en IBM, señaló que el fin de una trayectoria tecnológica no implica detener el progreso, sino buscar un nuevo paradigma.
Según Bu, la industria ha escalado mayoritariamente los transistores MOSFET en dos dimensiones desde la invención del transistor en 1959. Nanostack introduce una tercera dimensión al permitir que los transistores se apilen y se escalonen verticalmente, lo que abre una vía adicional para aumentar densidad.
Nanostack es una arquitectura CMOS complementaria apilada secuencialmente, con colocación flexible de canales nanosheet superiores e inferiores, unión dieléctrica ultrafina y una pila de compuerta térmicamente estable para el transistor inferior. IBM afirma haber demostrado transistores CMOS nanosheet sobre nanosheet, incluidos inversores CMOS funcionales y características eléctricas comparables o superiores a referencias nanosheet no apiladas.
Una ventaja del diseño es que los transistores superiores e inferiores pueden diseñarse por separado y usar materiales distintos en cada capa. Según IBM, esa flexibilidad permitiría optimizaciones de potencia y rendimiento difíciles de conseguir en estructuras convencionales, donde varios componentes deben integrarse en el mismo plano.
La compañía considera que la arquitectura podría aplicarse en varias categorías de chips, incluidos CPU, GPU y procesadores móviles. Bu la describió como una tecnología genérica, con potencial para múltiples aplicaciones.
El interés en inteligencia artificial se relaciona con el consumo energético de los centros de datos. A medida que crecen los modelos y aumenta la demanda de inferencia, los fabricantes de chips enfrentan presión para mejorar rendimiento sin exigir aumentos proporcionales en energía, refrigeración e infraestructura.
Gambetta destacó que las mejoras en SRAM son especialmente relevantes porque muchos chips de IA dependen de memoria integrada para reducir el movimiento de datos, una de las fuentes importantes de consumo energético. Diseños SRAM más eficientes podrían aumentar la capacidad de caché y reducir la necesidad de mover datos entre procesadores y memoria externa.
IBM advierte, sin embargo, que Nanostack está en una ruta de investigación hacia fabricación, no ante un producto comercial inmediato. La compañía espera que la adopción más temprana de esta arquitectura en nodos subnanométricos ocurra dentro de los próximos cinco años.
El trabajo se desarrolla en la instalación de investigación de semiconductores de IBM en Albany, Nueva York. Allí, IBM y sus socios también se preparan para usar litografía High Numerical Aperture Extreme Ultraviolet, o High NA EUV, una herramienta de próxima generación desarrollada por ASML. Según IBM, High NA EUV será importante para el futuro escalado lógico y también podría mejorar la tecnología nanosheet antes de que Nanostack llegue a producción.
IBM trabaja actualmente con socios como la japonesa Rapidus en fabricación de 2 nm. Gambetta indicó que la compañía aún no revela cómo comercializará Nanostack, ya que su foco inmediato está en ayudar a sus socios a escalar la tecnología nanosheet.
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